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pcb打样在设计和测试中经常使用特殊方法

2018-12-01 点击量:

互连中的信号完整性损失是数千MHz高度复杂SOC的关键问题,因此在pcb打样设计和测试中经常使用特殊方法来解决此类问题。
 
本文介绍了如何利用片上机制扩展JTAG标准,包括互连信号完整性测试,以利用JTAG边界扫描架构测试高速系统级芯片(SoC)互连的延迟故障。互连中的信号完整性损失是数千MHz高度复杂SOC的关键问题,因此在设计和测试中经常使用特殊方法来解决此类问题。在我们看来,当电压失真(噪声)和延迟失效(偏移)超过可接受的门限时,就会发生完整性损失(本文中有时称为完整性失效)。这样的阈值取决于制造中使用的工艺技术。这种故障是出于许多不可预见的原因而发生的,包括:1。寄生值的产生,例如晶体管尺寸,交叉电导率,阈值电压,寄生电阻/电感/电容值,以及其他工艺变化,以及传输线这些问题很难分析,并且在制造过程中会出现互连耦合效应(如耦合电容和互感)的变化,例如串扰,过冲,反射,电磁干扰等。
 
2. SOC中开关同时切换引起的地面反弹通常会导致噪声容限的变化。
 
通过边界扫描方法测试系统级芯片互连的信号完整性
 
完整性故障模型最广泛使用的模型是最大入侵方(MA)故障模型,这是许多研究人员用于串扰分析和测试长距离互连的简化模型。如图1所示,该模型假设通过V(受害方)线路传输的信号受到另一个相邻(入侵者)线路上的信号/变化的影响。该耦合效应可以与通用耦合元件Z相加。
 
通常,这种影响的后果是噪声(导致振铃和功能错误)和延迟(导致性能下降)。
 
完整性失败模型本文使用相同的模型。但是,我们需要强调的是,关于哪种模式会导致最大程度的完整性损失仍然存在争议。很明显,传统的MA模型只考虑电容耦合(COUPLINGC),并且所有入侵者同时进行相同的跳跃,而受伤方要么保持不变(对于最大振铃),要么进行相反的跳跃(对于最大延迟)。当互感工作时,一些研究人员使用其他方法(伪随机或常数)来生成测试模式,以创建最大的完整性损失。虽然我们仍然使用MA模型,但测试方法不依赖于测试模式。
 
假设本文已经确定了测试模式,读者可以通过增强的JTAG架构了解它们如何有效地馈入互连。
 
pcb打样中完整性损失传感器(ILS)单元随着千兆芯片中的完整性损失越来越受到人们的重视,一些研究人员开发了该系列的传感器。这些完整性损耗传感器(ILS)中的许多都基于可以检测电压损坏和十堰门限制的放大器电路。建议使用D触发器的Bist(内置自测)结构来检测传输传播的延迟偏差。
 
pcb打样在测试模式期间,待测试的传输被置于电压跟随器配置中以检测斜率偏差,或者被置于比较器配置中以检测信号传播延迟偏差。
 
完整性损失传感器(ILS)单元使用IDDT和边界扫描方法是一种解决总线互连缺陷的测试技术。在此示例中,内置传感器集成到系统中。传感器是片上电流图像,可将分散的电荷转换为相关的测试时间。噪声检测器(ND)和偏移检测器(SD)单元都基于改进的串耦合PMOS差分感应放大器,因此价格非常便宜。这些单元紧邻互连的末端,对实际信号和噪声进行采样。
每次噪声或偏移高于可接受的限制时,这些单元产生1到0跳,并存储在触发器中以供进一步分析。有人提供更昂贵但更精确的电路,可以测试皮秒级的抖动和偏移,称为EDTC的电路不会干扰采样信号的方式,并通过低速串行信息发送测试信息。当成本不成问题时,研究人员可以接受精确信号监测的概念,甚至可以在芯片上产生示波器的想法。

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